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信號完整性方向，傳輸線問題三大點：反射、串擾、損耗。
本文講反射，思維導圖如下：
01
反射是不可避免的。
互連鏈路中瞬時阻抗一旦變化，產生阻抗突變，就會發生反射。下圖為日常的版圖設計走線：
阻抗突變在版圖設計中不可避免，那為什么阻抗突變就會發生反射？
下圖紅色標記處為突變點，交界處（很短的距離差之內）的電流電壓是有差值的，如果這時候沒有反射，隨著時間的積累，將產生巨大的能量場。
為了維持系統的平衡，交界處必須要發生反射，以此達到電壓和電流的連續。
02
信號傳輸，阻抗突變處，一部分繼續傳輸，一部分反射回源端，用傳輸系數和反射系數衡量這兩種情況。
入射系數：
反射系數：
參考反射系數公式，可推出三種極端情況：
1.ρ=0，代表阻抗完全相等，交界處沒有反射。
2.ρ=1，代表完全正反射，交界處產生幅值相同相位相同的反射波。開路端電壓為兩個電壓之和。
3.ρ=-1，代表完全負反射，交界處產生幅值相同相位相反的反射波。突變處電壓為0。
實際工作中，以此對應傳輸線端接的三種的情況：開路，短路，匹配。
一般情況，反射系數在（-1，1）范圍內，也就是正負反射交替，這便是振鈴現象。
視頻講解：反射
03
既然阻抗突變不可避免，都有哪些情況？總結如下：
特別提一下過孔/樁線，隨著產品的高速化，很多Stub都做了Backdrill的處理，來控制反射，優化阻抗突變。這里面對高速率產品有需要考慮PCB工藝的誤差。
至于什么時候考慮Backdrill，可以參考經驗公式，一般PCIe GEN4就需要做背鉆處理了。
那是不是傳輸鏈路中一有阻抗突變是不是就考慮端接？也就是說什么情況需要管控？
參考相關經驗公式：
04
其實在設計規范文檔，也給出相應的管控方案。比如會給出相應拓撲結構，以及各種拓撲結構端接的阻值，來做阻抗匹配，抑或是從DDR3開始有的ODT功能，通過端接電阻，來吸收能量，抑制反射。
端接的形式有多種：串聯端接，并聯端接，RC端接，戴維寧端接等。
串并聯端接，簡單來說，就是串聯一個電阻，使源端阻抗和傳輸信特性阻抗匹配，抑制反射。
戴維寧端接通過上拉或下拉的端接，抑制振鈴，但會增加功耗。
RC端接中的電容就是管控功耗，但增加的電容會對信號質量產生影響。
除了電路上的管控，PCB板級中版圖設計的優化也可以減小阻抗突變，典型的處理方式就是器件鄰平面層進行挖空（Voiding）。
05
講到最后，那反射的危害有哪些？
任何對高速信號完整性產生危害的因素，我們都要進行管控，有些危害不可避免，我們所要做的就是優化和保證危害在鏈路的合理范圍之內，不過度設計也不過度試探風險的底線。
其實信號完整性的管控，應該是多方面的，從開始原理圖或者芯片端設計，到PCB板級的部分，再到終端測試和驗證部分，是整個系統級的管控。