1.閂鎖效應：原理與本質

1.1 定義

閂鎖效應是CMOS芯片內部寄生可控硅（SCR）結構被意外觸發，導致電源（VDD）與地（VSS）間形成自維持的低阻抗通路的現象，引發大電流短路、功能異常或硬件損毀。

1.2 產生原理

CMOS工藝固有缺陷形成寄生PNP-NPN晶體管，構成PNPN四層結構，如下圖所示。正常工作情況下，三極管是截止的，不會發生Latch up現象。受到外界來自電源，I/O，ESD靜電泄放的干擾時，首先觸發PNP三極管導通，然后NPN三極管導通。PNP與NPN相互提供基極電流，形成正反饋回路，即使移除觸發源仍可持續導通。電流在這個結構里面不斷放大，最終超過芯片承受范圍，使得芯片被燒壞。

2.EMC測試中觸發閂鎖的高風險項

本文主要針對的是板級設計工程師而寫的。所以重點是一方面如何避免芯片在應用端，也就是PCBA上產生閂鎖效應。另一方面在做EMC測試的時候，遇到故障后能夠更深入的理解起內部機理是什么。這對于后續的解決問題，會提供一定的幫助。至于在芯片端如何提高抗閂鎖效應的能力，那是芯片端應該考慮的事情。

容易讓芯片發生閂鎖效應的EMC測試項有且不限于以下幾項：

靜電放電(ESD)： IEC 61000-4-2    

電快速瞬變脈沖群(EFT)：IEC 61000-4-4 

浪涌(Surge)：IEC 61000-4-5

3.發生閂鎖效應的特征

4.板級設計預防措施

4.1 電源與信號完整性設計

4.2 芯片級防護增強

4.3 系統級防護

電纜端口：USB/以太網接口加共模扼流圈。

上電時序控制：確保VDD先于I/O電壓建立（避免上電瞬態觸發）。

過壓保護電路：電源軌設置電壓監控IC（如TPS3700），超壓時切斷供電。

以上是今天的內容。