學習內容
本文主要介紹了AXI通道以及在每個通道下信號的概述。
AXI通道定義
簡單回顧前文提到的AXI的通道定義，AXI協議是基于突發的，并定義了以下獨立的傳輸通道:
• read address
• read data
• write address
• write data
• write response
每個獨立通道由一組信息信號、VALID信號和READY信號組成。用于提供雙向握手機制。VALID信號: 信息源端使用VALID信號來顯示何時是有效地址；數據或控制信息是否在通道上可用。READY信號: 目的端使用READY信號來顯示何時可以接受信息。LAST信號: 讀數據通道和寫數據通道都包括一個LAST信號，以指示傳輸中的最后一個數據。
讀寫數據地址通道
讀寫通道都各自包含了他們各自的地址通道，地址通道攜帶了所有被需請求的的地址和相關的控制信息。
讀數據通道
讀數據通道把讀數據和讀響應信息從slave傳送到master。其中包含下述信息：
- 數據總線，可以是8、16、32、64、128、256、512、1024位。
- 一個讀響應信號用于表示讀操作完成狀態。
寫數據通道
寫數據通道將寫數據從master傳送到slave。其中包含下述信息：
- 數據總線，可以是8、16、32、64、128、256、512、1024位。
- 一個字節的通道頻閃信號（WSTRB）指示8個數據位，指示哪些數據字節是有效的。
寫數據通道信息總是被當作緩沖處理，因此主機執行寫操作時，不需要從機確認之前的寫操作。
寫響應通道
寫響應通道由從機發送給主機，包含了寫響應信號，用于指示當前寫操作是否完成。所有寫操作都需要在寫響應通道上發送完成信號。
AXI總線信號描述
了解完通道的內容，接著介紹具體的信號功能。本節介紹的是AXI4-Full的信號功能，后文將介紹AXI4-Lite接口，相對AXI4-Full，AXI4-Lite接口信號會少很多。
全局信號
- ACLK ：全局時鐘。
- ARESETn ：復位信號低電平有效。
在AXI總線中所有的數據都是在全局時鐘的上升沿進行采樣的。
寫地址通道信號
下面的表格列舉出寫地址通道的信號，常用的信號將加粗標注。
如何確定突發傳輸的大小、長度、類型？
下面給出一個例子：如下圖所指示：下圖是一個讀地址通道的操作，這里用方框框選的數據傳輸，是一次突發傳輸。對于該次突發傳輸：一共進行了四次數據傳輸，所以突發的長度就是4。然后針對一次數據傳輸，每次數據傳輸位寬，為突發傳輸的大小。假設傳輸的數據是8位的，這里的突發長度就是8。
對于突發傳輸的長度的不同，這里直接引用ARM的文檔內容參考即可。
對于突發的大小，這里定義了組寄存器來標識傳輸的數據位寬：
對于突發的類型，這里有三種突發類型分別如下：
FIXED（固定型）：在一個固定的突發中，地址對于突發中的每一次傳輸都是相同的。這種突發類型用于重復訪問相同的位置，例如加載或清空FIFO。INCR（自增型）：在遞增的突發中，突發中每個傳輸的地址是前一個傳輸的地址的增量。增量值取決于傳輸的大小。例如，在一個大小為4個bvtes的突發中，每個傳輸的地址是前一個地址的加4個。這種突發類型用于訪問順序存儲器。WRAP（回環突發）：回環突發類似于遞增突發。不同的是，如果達到了地址上限，地址將被重新裝一個較低的地址。這種突發類型用于高速緩存線訪問。使用回環突發必須遵守下列限制條件：
- 起始地址必須與每次傳輸的大小一致;
- 突發的長度必須是2、4、8或16。
回環突發要求:
- 突發使用的最低地址與要傳輸的數據的總大小對齊，即為((突發中每個傳輸的大小)×(突發中傳輸的數量))。這個地址被定義為換行邊界。
- 在每次傳輸之后，地址以同樣的方式增加，就像增加帶寬一樣。但是，如果這個增加的地址是((wrap boundary) +(要傳輸的數據的總大小)，那么地址就會繞到wrap boundary。
- 在突發中的第一次傳輸可以使用一個比繞包邊界更高的地址，這取決于適用于繞包突發的限制。這意味著對任何第一個地址高于邊界的操作，會自動換行突發。
突發類型的寄存器的解碼表如下：
寫數據通道信號
寫響應通道信號
對于寫響應通道的BRESP信號，具體響應有下述四種類型：
- OKAY:正常訪問成功。表示正常訪問成功。也可以指示獨占訪問失敗。
- EXOKAY:獨占訪問。指示獨占訪問的讀或寫部分已經成功。
- SLVERR:從機錯誤。當訪問成功到達從機時使用，但是從機向主機返回一個錯誤條件。
- DECERR:解碼錯誤。通常由互連組件生成，以指示在操作地址處沒有從從機響應。
BRESP信號解碼表如下：
讀地址通道信號
讀數據通道信號
Reference
- 正點原子ZYNQ視頻教程。
- ARM官方文檔：IHI0022D