1. SYNC/SYSREF

為了正確使用JESD204B的SYNC或SYSREF，了解SYNC/SYSREF系統很重要。SYNC和SYSREF信號共享相同的時鐘路徑，SYNC_DISX位用于啟用從SYSREF/SYNC到每個分壓器復位端口的路徑。

下圖說明了包含SYNC電路的時鐘輸出塊的結構。

包含SYNC電路的時鐘輸出塊結構

下圖說明了互連，并強調了用于控制器件的SYNC/SYSREF的一些重要寄存器。

互連結構

要復位或同步一個分壓器，必須滿足以下條件：

1. SYNC_EN必須被設置。這可以確保同步電路的正常工作。
2. SYSREF_MUX和SYNC_MODE必須被設置為適當的組合，以提供一個有效的SYNC/SYSREF信號。

• 如果使用SYSREF塊，SYSREF_PD位必須被清除。
• 如果使用SYSREF脈沖器，SYSREF_PLSR_PD位必須被清除。
• 對于每個被用于SYSREF的SDCLKoutY，各自的SDCLKoutY_PD位必須被清除。

1. SYSREF_DDLY_PD 和 DCLKoutX_DDLY_PD位必須清除，以便在SYNC期間給數字延遲電路供電。在 SYNC 事件之后，這些位可以被設置以減少功耗。
2. SYNC_DISX位必須清零，以允許SYNC/SYSREF信號重置分頻器電路。SYSREF_MUX寄存器選擇SYNC源。
3. 其他影響SYNC操作的位，如SYNC_1SHOT_EN，可以根據需要設置。

下表說明了SYSREF_MUX和SYNC_MODE的一些可能組合。

2. JEDEC、JESD204B

如何啟用SYSREF

下表總結了SYSREF功能啟用需要操作的寄存器位。

啟用JESD204B操作包括將所有時鐘分頻器與SYSREF分頻器同步，然后配置實際的SYSREF功能。

SYSREF的設置示例

下面的程序是一個以3000MHz的VCO頻率運行的系統的編程例子。使用DCLKout0和DCLKout2來驅動1500MHz的轉換器。使用DCLKout4以150MHz的頻率驅動FPGA。使用兩個10MHz的SYSREF脈沖來同步轉換器和FPGA。

1. 根據需要對寄存器0x000到0x1fff進行編程。為SYSREF操作做準備的關鍵（見推薦的編程順序）：

1. 為手動同步做準備：SYNC_POL = 0, SYNC_MODE = 1, SYSREF_MUX = 0
2. 按照例子設置輸出分頻器： DCLKout0_DIV和DCLKout2_DIV = 2，頻率為1500MHz。DCLKout4_DIV = 20，頻率為150MHz。
3. 按照例子設置輸出分頻器： SYSREF_DIV = 300，頻率為10 MHz SYSREF。
4. 設置 SYSREF： SYSREF_PD = 0， SYSREF_DDLY_PD = 0，DCLKout0_DDLY_PD = 0，DCLKout2_DDLY_PD = 0，DCLKout4_DDLY_PD = 0，SYNC_EN = 1，SYSREF_PLSR_PD = 0，SYSREF_PULSE_CNT = 1（2個脈沖）。SDCLKout1_PD = 0, SDCLKout3_PD = 0。
5. 清除本地SYSREF DDLY：SYSREF_CLR = 1。

2. 在SYSREF和JESD204B的設備時鐘之間建立確定性的相位關系：

3. 設置設備時鐘和SYSREF分頻器的數字延時： DCLKout0_DDLY_CNTH，DCLKout0_DDLY_CNTL、DCLKout2_DDLY_CNTH, DCLKout2_DDLY_CNTL, DCLKout4_DDLY_CNTH, DCLKout4_DDLY_CNTL、SYSREF_DDLY。

4. 設置設備時鐘數字延遲的半步（half steps）值： DCLKout0_HS, DCLKout2_HS, DCLKout4_HS。

5. 根據需要設置SYSREF時鐘數字延遲，以實現已知的相位關系： SDCLKout1_DDLY、SDCLKout3_DDLY、SDCLKout5_DDLY。

6. 為了讓SYNC影響分頻器： SYNC_DIS0 = 0，SYNC_DIS2 = 0，SYNC_DIS4 = 0，SYNC_DISSYSREF = 0。

7. 通過切換SYNC_POL=1，然后SYNC_POL=0來執行SYNC。

8. 當分頻器被同步時，禁止SYNC重置這些分頻器。我們不希望SYSREF重置它自己的分頻器或輸出時鐘的分頻器。

• 防止SYSREF影響分頻器：SYNC_DIS0 = 1, SYNC_DIS2 = 1, SYNC_DIS4 = 1, SYNC_DISSYSREF = 1。

1. 釋放本地SYSREF數字延遲的復位。

• SYSREF_CLR = 0。注意這個位在SYSREF_PD = 0后只需要設置15個時鐘分配路徑周期。

1. 設置SYSREF操作。

• 允許引腳SYNC事件來啟動脈沖器： SYNC_MODE = 2。
• 選擇脈沖器作為SYSREF信號：SYSREF_MUX = 2。

1. 程序完成后，斷言SYNC引腳或改變SYNC_POL會產生一系列的2個SYSREF脈沖。

SYSREF_CLR

SDCLK輸出的本地數字延遲被實現為一個移位緩沖器。為了確保在使用SYSREF時，該SYSREF輸出在啟動時不會出現不需要的脈沖，通過設置SYSREF_CLR=1來清除緩沖器，持續15個VCO時鐘周期。該位在復位后被設置，因此，在使用SYSREF輸出前必須將其清除。

SYSREF模式

SYSREF 脈沖器

這種模式允許在每個SYNC引腳事件或SPI編程時輸出1、2、4或8個SYSREF脈沖。這實現了JEDEC JESD204B規范中的間隙性周期功能。 當處于SYSREF脈沖模式時，在寄存器0x13E中對字段SYSREF_PULSE_CNT進行編程，導致脈沖器發送編程的脈沖數。

連續SYSREF

這種模式允許連續輸出SYSREF時鐘。**不建議連續操作SYSREF，因為SYSREF時鐘與設備時鐘之間存在串擾。**JESD204B的設計是在啟動時用一個脈沖串來初始化系統，之后理論上不需要再發送SYSREF，因為系統會繼續以確定性的相位運行。如果需要連續操作SYSREF，可以考慮使用來自非相鄰輸出的SYSREF輸出或來自OSCout引腳的SYSREF，以減少串擾。

SYSREF請求

該模式允許外部信號源使用SYNC/SYSREF_REQ引腳同步開啟或關閉連續的SYSREF脈沖流。

通過編程SYSREF_REQ_EN=1和SYSREF_MUX=2（脈沖器）來設置該模式。脈沖器不需要為這種操作模式供電。

當SYSREF_REQ引腳被斷言時，SYSREF_MUX被同步設置為連續模式，以SYSREF的頻率提供連續的脈沖，直到SYSREF_REQ引腳被解除主張，最后SYSREF脈沖同步完成發送。

3. 數字延時

數字（粗略）延遲允許一組輸出被延遲4到32個VCO周期。通過使用DCLKoutX_HS位，延遲步驟可以小到VCO周期的一半。有兩種方法來使用數字延遲：

1. 固定數字延遲
2. 動態數字延時

在這兩種延遲模式中，常規的時鐘分頻器被替代的分頻值所取代。替代除法值由兩個值組成，DCLKoutX_DDLY_CNTH和DCLKoutX_DDLY_CNTL。minimum_CNTH/_CNTL值為2，maximum_CNTH/_CNTL值為16。這導致最小的替代除法值為4，最大為32。

固定數字延時

固定數字延遲值在同步事件后對時鐘輸出產生作用。因此，在SYNC事件中，輸出會有一段時間處于低電平。在調整數字延遲時不能接受時鐘中斷的應用應該使用動態數字延遲。

固定數字延時實例

假設器件已經有了以下的初始配置，并且應該把DCLKout2比DCLKout0延遲一個VCO周期：

• VCO頻率 = 2949.12 MHz
• DCLKout0 = 368.64 MHz (DCLKout0_DIV = 8)
• DCLKout2 = 368.64 MHz (DCLKout2_DIV = 8)

應該遵循這些步驟：

1. 設置DCLKout0_DDLY_CNTH = 4 和 DCLKout2_DDLY_CNTH = 4。每個時鐘的第一部分延遲。
2. 設置DCLKout0_DDLY_CNTL=4，DCLKout2_DDLY_CNTL=5。每個時鐘的第二部分延遲。
3. 設置DCLKout0_DDLY_PD=0，DCLKout2_DDLY_PD=0，給數字延遲電路上電。
4. 設置SYNC_DIS0=0和SYNC_DIS2=0，允許輸出同步。
5. 斷言SYNC，然后在對SYNC進行取消斷言。可以通過使用SYNC_POL位或SYNC引腳。
6. 當SYNC完成后，關閉DCLKout0_DDLY_PD=1 和/或 DCLKout2_DDLY_PD=1 以節省電源。
7. 設置SYNC_DIS0=1和SYNC_DIS2=1，以防止輸出被其他SYNC/SYSREF事件同步。

固定數字延時實例

動態數字延時

動態數字延遲允許時鐘的相位相互改變，而對時鐘信號的影響很小。這是通過在一個周期內用一個替代的除法值代替常規的時鐘除法來實現的。這種替代發生的次數等于在DDLYd_STEP_CNT字段中為所有DDLYdX_EN=1的輸出編程的值。

• 通過編程一個較大的交替分頻器（延遲）值，調整后的輸出的相位相對于其他時鐘來說是延遲的。
• 通過編程一個較小的備用分頻器（延遲）值，調整后的輸出的相位相對于其他時鐘是提前的。

下表顯示了推薦的DCLKoutX_DDLY_CNTH和DCLKoutX_DDLY_CNTL交替除法設置，用于延遲一個VCO周期。在DCLKoutX_DDLY_CNTH時間內，時鐘輸出為高電平，允許連續輸出時鐘。在DCLKoutX_DDLY_CNTL時間內，時鐘輸出為低電平。

為了實現_CNTH/_CNTL值為16，必須在_CNTH/_CNTL字段中編入0。

單個和多個動態數字延時實例

在這個例子中，對設備的時鐘做了兩個獨立的調整。在第一次調整中，在DCLKout2和DCLKout0之間發生1個VCO周期的單一延遲。在第二個調整中，在DCLKout2和DCLKout0之間發生兩個1 VCO周期的延遲。在例子的這一點上，DCLKout2比DCLKout0延遲了3個VCO周期。

假設設備已經有了以下的初始配置：

• VCO頻率：2949.12 MHz
• DCLKout0 = 368.64 MHz, DCLKout0_DIV = 8
• DCLKout2 = 368.64 MHz, DCLKout2_DIV = 8

下面的步驟說明了上面的例子：

1. 設置DCLKout2_DDLY_CNTH = 4。DCLKout2的第一部分延遲。

2. 設置DCLKout2_DDLY_CNTL = 5。DCLKout2的第二部分延遲。

3. 設置DCLKout2_DDLY_PD=0，啟用DCLKout2的數字延遲。

4. 設置DDLYd2_EN = 1。啟用DCLKout2的動態數字延遲。

5. 設置 SYNC_DIS0 = 1 和 SYNC_DIS2 = 0。同步應該被禁用到 DCLKout0，但不是 DCLKout2。

6. 設置SYNC_MODE = 3。啟用從SPI寫到DDLYd_STEP_CNT寄存器的SYNC事件。

7. 設置SYNC_MODE = 2, SYSREF_MUX = 2。設置適當的SYNC設置。

8. 設置DDLYd_STEP_CNT = 1。這就開始了第一次調整。

• 在第8步之前，DCLKout2的時鐘邊緣與DCLKout0對齊。
• 在步驟8之后，DCLKout2按照DCLKout2_DDLY_CNTH和DCLKout2_DDLY_CNTL字段的編程，計數四個VCO周期高電平，然后五個VCO周期低電平，有效地將DCLKout2相對于DCLKout0延遲一個VCO周期。這是第一次調整。

9. 設置DDLYd_STEP_CNT = 2。這就開始了第二次調整。

• 在步驟9之前，DCLKout2的時鐘邊沿比DCLKout0延遲了1個VCO周期。
• 在第9步之后，DCLKout2在高位計數4個VCO周期，然后在低位計數5個VCO周期，這是由DCLKout2_DDLY_CNTH和DCLKout2_DDLY_CNTL字段兩次編程的，相對于DCLKout0，DCLKout2延遲了兩個VCO周期。這是第二次調整。

單個和多個動態數字延時實例

4. SYSREF到設備時鐘的對準

為了確保JESD204B的正常運行，必須調整SYSREF和設備時鐘之間的時序關系，以獲得最佳的設置和保持時間。

時鐘偏斜

全局SYSREF數字延遲（SYSREF_DDLY）。本地SYSREF數字延遲（SDCLKoutY_DDLY），本地SYSREF半步（SDCLKoutY_HS）和本地SYSREF模擬延遲（SDCLKoutY_ADLY，SDCLKoutY_ADLY_EN）可以調整以提供SYSREF和器件時鐘之間所需的建立和保持時間。還可以調整設備時鐘數字延遲（DCLKoutX_DDLY_CNTH, DCLKoutX_DDLY_CNTL）、設備時鐘半步（DCLKoutX_HS）、設備時鐘模擬延遲（DCLKoutX_ADLY, DCLKoutX_ADLY_EN）和設備時鐘復用（DCLKoutX_MUX, DCLKoutX_ADLY_MUX）來調整相對于SYSREF的相位。

根據DCLKoutX和SYSREF分頻器的設置，可能需要一些調整來正確地將DCLKoutX與SDCLKoutY對齊。公式1和公式2預測了DCLKoutX到SDCLKoutY的相對延遲：

其中

• 如果sysref_div % 4 < 2，sysref_div_adjust = 2 ；否則sysref_div_adjust = 3
• 如果（占空比校正已啟用），DCLKoutX_MUX_ADJUST = 1； 否則 DCLKoutX_MUX_ADJUST = 0

對于相對延遲方程，應該使用周期延遲而不是寄存器值，因為周期延遲并不總是等于寄存器值（例如：_CNTH/_CNTL=0，延遲=16）。

器件時鐘占空比校正可以通過設置DCLKoutX_MUX=1（僅數字）或設置DCLKoutX_MUX=3和DCLKoutX_ADLY_MUX=1來啟用數字和模擬路徑。如果在任一路徑上啟用了半步，延遲可以通過從啟用的路徑上減去0.5來計算。

舉個例子，如果DCLKoutX_DDLY_CNTH=7，DCLKoutX_DDLY_CNTL=6，SYSREF_DDLY=8，SDCLKoutY_DDLY=2周期，SYSREF_DIV=30，DCLKoutX_MUX=1，DCLKoutX_HS=0，SDCLKoutX_HS=0：

要計算從DCLKoutX的第一個邊緣到SDCLKoutY的第一個邊緣的預期時間延遲，請參考下面的方程進行計算。用適當的時間值（以秒為單位）來代替模擬延遲（根據 DCLKoutX_ADLY、DCLKoutX_ADLY_MUX、DCLKout_MUX和SDCLKoutY_ADLY_EN, SDCLKoutY_ADLY的字段的設置數值）。

tsJESD204B在電氣特性部分提供了上述例子中的條件，即-80 ps。

5. 輸入時鐘切換

手動、引腳選擇和自動是三種時鐘輸入切換模式，可以通過CLKin_SEL_MODE寄存器來設置。下面將介紹如何選擇有效的輸入時鐘，以及在各種時鐘輸入選擇模式下導致切換事件的原因。

輸入時鐘切換 - 手動模式

當CLKin_SEL_MODE為0、1或2時，則CLKin0、CLKin1或CLKin2分別被選擇為活動輸入時鐘。手動模式還覆蓋了EN_CLKinX位，這樣即使EN_CLKinX=0，CLKinX緩沖器也會工作。

如果在這種模式下進入保持狀態，在保持狀態退出后，設備會重新鎖定到選定的CLKin。

輸入時鐘切換 - 引腳選擇模式

當CLKin_SEL_MODE為3時，引腳CLKin_SEL0和CLKin_SEL1選擇哪個時鐘輸入為有效。

配置引腳選擇模式

• CLKin_SEL0_TYPE必須被編程為一個輸入值，以便CLKin_SEL0引腳作為引腳選擇模式的輸入。
• CLKin_SEL1_TYPE必須被編程為一個輸入值，以便CLKin_SEL1引腳作為引腳選擇模式的輸入。
• 如果CLKin_SELX_TYPE被設置為輸出，則該引腳的輸入值被視為低電平。
• CLKin_SEL0和CLKin_SEL1輸入引腳的極性可以通過CLKin_SEL_INV位進行反轉。

下表定義了根據CLKin_SEL0和CLKin_SEL1的狀態，哪個輸入時鐘是有效的。

引腳選擇模式忽略了EN_CLKinX位，這樣，即使EN_CLKinX=0，CLKinX緩沖器也會工作。為了盡可能快地進行切換，請保持可切換的時鐘輸入緩沖器的啟用（EN_CLKinX = 1）。

輸入時鐘切換 - 自動模式

當CLKin_SEL_MODE為4，LOS_EN = 1時，從輸入時鐘切換事件開始，按照啟用的時鐘輸入的輪流順序選擇活動時鐘。時鐘的切換順序是CLKin0 → CLKin1 → CLKin2 → CLKin0，以此類推。

為了使一個時鐘輸入有資格被切換通過，它必須使用EN_CLKinX使能。LOS_TIMEOUT也應該被設置為低于輸入頻率的頻率。

為了確保LOS對交流耦合輸入有效，必須為CLKinX設置MOS模式，除非有直流阻斷，否則引腳之間不允許有終端。例如，對于進入CLKin0的LVDS差分信號，在交流耦合電容的IC側的CLKin0和CLKin0*引腳之間不應直接放置100Ω的終端。100Ω可以放置在交流耦合電容的發射器一側。

啟動有效時鐘

在對這種模式進行編程時，如果PLL1鎖定檢測為高電平，則當前的有效時鐘保持有效。為了確保在啟動這種模式時，某個特定的時鐘輸入是有效時鐘，將CLKin_SEL_MODE編程為手動模式，選擇所需的時鐘輸入（CLKin0、1或2）。等待PLL1鎖定PLL1_DLD = 1，然后用CLKin_SEL_MODE = 4選擇這種模式。

6. 數字鎖定檢測

PLL1和PLL2都支持數字鎖定檢測。數字鎖定檢測在相位檢測器上比較PLL的參考路徑（R）和反饋路徑（N）之間的相位。當兩個信號之間的時間誤差（相位誤差）小于指定的窗口大小（ε）時，鎖定檢測計數會增加。當鎖定檢測計數達到用戶指定的值PLL1_DLD_CNT或PLL2_DLD_CNT時，鎖定檢測被斷言（真）。當數字鎖定檢測為真時，在指定窗口之外的單相比較會導致數字鎖定檢測被取消（假）。

數字鎖檢測流程圖

這個增量鎖定檢測計數功能作為一個數字濾波器，以確保在初始相位鎖定期間，當R和N的相位在規定的公差內的短暫時間內，鎖定檢測不會被斷言。數字鎖定檢測信號可以在Status_LD1或Status_LD2引腳上監測。該引腳可以被編程為輸出PLL1、PLL2或PLL1和PLL2的鎖定檢測的狀態。數字鎖定檢測功能也可以與保持器一起使用，以自動退出保持器模式。

在相位檢測器頻率的周期接近默認的PLL1_WND_SIZE增量值（40ns）的情況下，鎖定檢測電路將無法使用PLL1_WND_SIZE的默認值。對于頻率在25 MHz或以上的PLL1相位檢測器，TI建議將PLL1_WND_SIZE設置為小于或等于0x02（19 ns）。

7. 保持模式

當PLL1的輸入時鐘參考變為無效時，當PLL1失去鎖定時，或當CPout1的電壓超出用戶指定的可接受范圍時，保持模式使PLL2保持鎖定頻率，并使頻率漂移最小。當處于保持模式時，PLL1的電荷泵是三態的，并且在CPout1上設置了一個固定的調諧電壓，使PLL1在開環中運行。

啟用保持模式

編程 HOLDOVER_EN = 1 以啟用保持模式。啟用保持模式不會使器件處于保持狀態，除非滿足相關條件（例如：PLL1失去鎖定）。編程HOLDOVER_FORCE = 1，強制器件進入保持模式。保持模式可以被配置為在進入保持狀態時將CPout1電壓設置為一個固定的用戶定義的電壓或一個跟蹤電壓。

固定（手動）CPout1 保持模式

通過編程MAN_DAC_EN = 1，MAN_DAC值在保持期間被設置在CPout1引腳上。

用戶可以選擇啟用CPout1電壓跟蹤（TRACK_EN = 1），回讀跟蹤的DAC值，然后根據以前DAC回讀的信息，將MAN_DAC值重新編程為用戶需要的值。這允許用戶對保持的CPout1電壓進行最大的控制，但也需要更多的用戶干預。

跟蹤的CPout1保持模式

通過編程 MAN_DAC_EN = 0 和 TRACK_EN = 1，CPout1 的跟蹤電壓在保持期間被設置在 CPout1 引腳上。當DAC獲得當前CPout1電壓時，DAC_Locked信號被設置，可以通過編程PLL1_LD_MUX或PLL2_LD_MUX分別在Status_LD1或Status_LD2引腳上觀察。

跟蹤CPout1子模式的DAC值的更新是以PLL1相位檢測器頻率除以（DAC_CLK_MULT × DAC_CLK_CNTR）的速率進行的。

DAC的更新速率應被編程為≤100 kHz，以確保DAC的保持精度。

對慢速DAC更新率進行編程的能力，例如，當使用1024kHz PLL1相位檢測器頻率，DAC_CLK_MULT = 16,384，DAC_CLK_CNTR = 255時，允許器件回看并將CPout1設置在導致保持發生的事件之前的 "良好 "CPout1調整電壓值。使用RB_DAC_VALUE可以讀回DAC值的當前電壓。

進入保持模式

有幾種方法可以進入保持狀態。

• HOLDOVER_LOS_DET = 1，檢測到活動參考的丟失。
• HOLDOVER_PLL1_DET = 1，檢測到PLL1失去鎖定。
• HOLDOVER_VTUNE_DET = 1，并且DAC在CPout1上監測到的電壓小于DAC_TRIP_LOW設置的值，或大于DAC_TRIP_HIGH設置的值。
• holdover_force = 1。

在保持模式期間

PLL1以開環模式運行。

• PLL1充電泵被設置為TRI-STATE。
• PLL1的DLD被取消斷言。
• HOLDOVER狀態被斷言。
• 在保持期間，如果PLL2在進入保持模式之前被鎖定，PLL2 DLD繼續被斷言。
• CPout1電壓被設置為：
• MAN_DAC寄存器中設置的電壓（MAN_DAC_EN = 1）。
• 被確定為最后一個有效的CPout1電壓（MAN_DAC_EN = 0）。
• PLL1試圖與有效的時鐘輸入進行鎖定。

通過將PLL1_DLD_MUX或PLL2_DLD_MUX寄存器編程為HOLDOVER狀態，可以在Status_LD1或Status_LD2引腳上監測HOLDOVER狀態信號。

退出保持模式

可以通過以下兩種方式之一退出暫存模式。

• 手動，通過從主機對設備進行編程。
• 自動，通過在活動時鐘輸入上的當前PLL1頻率的特定ppm范圍內運行的時鐘。

保持頻率精度和 DAC 性能

當處于保持模式時，PLL1以開環方式運行，DAC設置CPout1電壓。如果使用固定的CPout1模式，那么DAC的輸出與MAN_DAC寄存器的電壓有關。如果使用跟蹤的CPout1模式，那么DAC的輸出是進入保持模式前CPout1引腳的電壓。當使用跟蹤模式且MAN_DAC_EN=1時，在保持期間，DAC的值被加載到MAN_DAC中的編程值，而不是跟蹤的值。

當處于跟蹤CPout1模式時，當獲得PLL1調諧電壓時，DAC的最壞情況下的跟蹤誤差為±2 LSBs。步長約為3.2 mV，因此在保持模式下由DAC跟蹤精度引起的VCXO頻率誤差為±6.4 mV × Kv，其中Kv是使用中的VCXO的調諧靈敏度。因此，當處于保持模式時，系統的精度以ppm計：

例如：考慮一個具有19.2MHz時鐘輸入的系統，和一個153.6MHz的VCXO，Kv為17 kHz/V。該系統的保持精度為ppm： ±0.71 ppm = ±6.4 mV × 17 kHz/V × 1e6 / 153.6 MHz

保持模式 - 自動退出保持模式

LMK0482x 器件可被編程為在活動時鐘輸入的頻率達到指定精度時自動退出保持模式。可編程的變量包括 PLL1_WND_SIZE 和 HOLDOVER_DLD_CNT。計算寄存器的值，以便在參考信號恢復到用戶指定的保持頻率的ppm誤差范圍內時，使保持模式自動退出。

退出保持的時間可能有所不同，因為自動保持退出的條件是參考和反饋信號的時間/相位誤差小于一個可編程的值。由于兩個時鐘信號的頻率可能非常接近，但相位卻不接近，因此在保持退出之前，時鐘的相位可能需要很長時間才能在允許的時間/相位誤差內對齊。