數字電源受ADC采樣和運算速度的限制一般都采用當前周期采樣加計算在下一個開關周期更新PWM的方案，這個過程產生了一個控制延遲導致相位跌落。表達式如下，其中Td是延遲時間
圖1 數字延遲的兩種表達式
如果有一個與之特性互補的表達式是否就能抵消延遲的影響？Padé近似剛好符合這個需求
圖2 一階、二階帕德近似
一階、二階帕德近似的選擇
圖3 一階、二階帕德近似選擇
一階帕德近似推導出來的系數
當k<0時相位跌落更嚴重，符合理論；當k>0時理論上相位會得到補償有所提升，但實際電源不能穩定工作，是公式推導有誤還是這種方法只是理論可行，工程不可實現？
